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Tous les produits que nous fournissons seront vérifiés deux fois et le processus d'inspection approprié sera strictement suivi avant la livraison.
Nous nous engageons à fournir un service après-vente d'au moins 1 an pour tous les produits que nous vendons.
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Famille Marvell ARMADA 38x 88F6811A0-BUB4KIT système à UC unique hautes performances activé Puce
La fiche technique ou les caractéristiques fonctionnelles des modèles 88F6810, 88F6811, 88F6821, 88F6W21, 88F6820, Et 88F6828 ARMADA 38x système de processeur hautes performances à processeur simple/double sur puce a 1432 pages et le fichier PDF est aussi énorme que 161 Mo. Si vous en avez besoin, n'hésitez pas à nous contacter pour cela en :
Liste détaillée des fonctionnalités
Processeur(s) ARMv7 Cortex-A9
Le noyau ARMv7 prend en charge les fonctions suivantes :
• 88F6810/88F6820/88F6828-jusqu'à 1.866 GHz
• 88F6811/88F6821-horloge de processeur jusqu'à 1.33 GHz
• 88F6W21-horloge de processeur jusqu'à 1.2 GHz
• processeur Superscalar RISC avec architecture Harvard, pipeline de longueur variable et hors service
• COPROCESSEUR SIMD NEON pour un traitement du signal amélioré
• instructions DSP pour améliorer les performances du multimédia et du signal algorithmes de traitement
• jeu d'instructions 32 bits pour une haute performance et une grande flexibilité
• jeu d'instructions Thumb-2 et Thumb-EE pour la densité de code
• unité à virgule flottante de précision simple / double (FPU)
• modes de multitraitement symétrique (SMP) et de multitraitement asymétrique (AMP)
• 32 Ko L1 cache d'instructions 4 voies, associatif, virtuellement indexé, marqué physiquement, protégé par parité
• cache de données L1 de 32 Ko, 4 voies, associatif, indexé physiquement, étiqueté physiquement, parité protégée
• L1 Préetch :
-- logiciel piloté à l'aide des instructions ARM PLD
-- préextracteur matériel qui surveille jusqu'à 2 flux de données
• tampon de suivi de table (TLB) :
-- micro TLB : deux 64 entrées entièrement associatives pour les caches d'instructions et de données
-- Macro TLB : structure associative bidirectionnelle 512 entrées
• schéma de cohérence du cache MESI
• les demandes à succès et multiples demandes en suspens
• pipeline à 8 étages
• exécution hors ordre pour un rendement accru
• unité de prévision de la direction :
-- cache d'adresses cible de succursale (BTAC) à 2 voies de 4096 entrées
-- Global History Buffer (GHB) avec prédicteurs 16K 2 bits
-- Retourne la pile avec huit entrées 32 bits
• bus de données interne 64 bits avec charge/ stockage 64 bits instructions
• Endianess options-Little ou Mixed Endian
• unité de surveillance du rendement (UGP) qui compte jusqu'à 6 unités types d'événement
• JTAG/ARM compatible ICE et Embedded Trace module (ETM) pour une amélioration fonctions de débogage en temps réel
Cache de couche 2 unifié
• mémoire cache à écriture différée et à écriture immédiate, 16 voies, 1024 Ko
• physiquement indexé physiquement étiqueté (IPPT)
• pipeline non bloquant supporte de multiples demandes en suspens et frappées Fonctionnement de l'appareil
• verrouillage/verrouillage des données et des instructions par ligne ou maître ID
• Parité protégée
CONTRÔLEUR SDRAM DDR3 / DDR3L / DDR4
• 16/32 bits, avec une option ECC (Error-Correcting Code) prise en charge par les deux largeurs d'interface
• 88F6810/88F6820/88F6828-PREND EN CHARGE LES SYSTÈMES DDR3/DDR3L-1600/1866 ET DDR4-1800
• 88F6811/88F6821-PREND EN CHARGE DDR3/DDR3L-1333
• 88F6W21-PREND EN CHARGE DDR3/DDR3L-1200
• supporte un rapport d'horloge synchrone de 1:N et 2:N entre Les cœurs de CPU et l' interface DRAM
• prend en charge les fréquences d'horloge asynchrones entre les cœurs de CPU et Interface DRAM
• prend en charge 1.5 et 1,35 V pour DDR3 (SSTL) et 1,2 V. Pour DDR4 (POD1)
• Smart Scheduler pour le réordonnancement des transactions et la qualité de service
• étalonnage automatique de l'impédance de sortie E/S.
• jusqu'à 8 Go pour DDR3 et 16 Go pour DDR4 (prend en charge toutes les densités de périphériques DDR, selon la norme JEDEC)
• prise en charge de la mise à niveau en écriture et en lecture DDR3/DDR4
• données propriétaires et contrôle du processus d'optimisation du modèle oculaire à améliorer l'intégrité du signal
• prise en charge de la mise en miroir des adresses DDR3
• PREND EN CHARGE DDR3/DDR4 BL8
• prend en charge les modes 2T et 3T pour activer la haute fréquence fonctionnement même dans une configuration à charge lourde
• prend en charge l'entrelacement de banque SDRAM
• 8/16 pages ouvertes par rang (DDR3 et DDR4, respectivement)
• jusqu'à 128 octets de rafale par mémoire
• prend en charge les périphériques de mémoire x8 et x16
• prend en charge les fonctions DDR4 suivantes :
-- PDA DDR4 (accessibilité par DRAM)
-- DDR4 LECTURE MRS
-- DDR4 timing de groupe de banque différent
-- prend en charge différents mappage de broches pour l'optimisation DDR3/DDR4 du routage de carte
Ports Gigabit Ethernet (GbE)
• 88F6810
-- 2 ports GbE (0 et 1)
-- INTERFACE SGMII / RGMII / MII
• 88F6820/88F6828
-- ports 3 GbE (0-2)
-- INTERFACE SGMII / QSGMII / RGMII / MII
• 88F6811/88F6821/88F6W21
-- 2 ports GbE (0 et 1)
-- INTERFACE SGMII / RGMII / MII
• SGMII prend en charge 10/100/1000/2500 Mbps
• réception et transmission à vitesse filaire complète de paquets courts
• prise en charge de IEEE 1588v2 (PTP)
• filtrage DA
• priorité stricte/arbitrage WRR entre 8 files d'attente de transmission avec taux limitation
• mise en forme du taux de sortie par file d'attente
• prise en charge de la mise en file d'attente basée sur l'étiquette DSA Marvell®
• prise en charge des trames jumbo (jusqu'à 10K) sur réception et transmission
• accélération de la somme de contrôle TCP/IP
• prise en charge de IEEE 802.3az (Energy-Efficient-Ethernet)
• prise en charge de Wake-on-LAN
Gestion de la mémoire tampon matérielle
• 4 pools de tampons indépendants
• jusqu'à 64 Ko d'éléments par pool
• moteurs DMA dédiés pour lecture anticipée ou écriture différée de/vers l'extérieur mémoire
Interface PCI Express (PCIe)
• 88F6810/88F6811/88F6821-prend en charge 3 ports x1 voies
• 88F6W21-prend en charge 2 ports x1 voies
• 88F6820/88F6828-prend en charge des voies x4 à 1 port et 2 ports supplémentaires file x1 ou jusqu'à 4 ports x1 ligne
• PCIe Gen 1.1 à 2.5 Gbit/s / Gen 2.0 À 5 Gbit/s.
• prend en charge les modes Root Complex et Endpoint
• support d'inversion/inversion de polarité de voie
• taille maximale de la charge utile de 128 octets
• Canal virtuel unique (VC-0)
• prise en charge du tampon de relecture
• espace de configuration PCIe étendu
• gestion de l'alimentation : prise en charge de l'état de puissance actif L0s et L1 ASPM ; prise en charge logicielle L1 et L2
• support de message d'erreur
• caractéristiques spécifiques du maître PCIe :
-- pont hôte vers PCIe - convertit les cycles de CPU en mémoire PCIe ou cycles de configuration
-- prend en charge les rafales DMA entre la mémoire et PCIe
-- supporte jusqu'à 4 transactions de lecture en cours
-- demande de lecture maximale de 128 octets
• caractéristiques spécifiques de la cible PCIe :
-- prend en charge la réception de 8 demandes de lecture maximum
-- demande de lecture maximale de 4 Ko
-- prend en charge l'accès PCIe à l'espace interne et externe du périphérique
Voies SERDES intégrées haute vitesse
• 88F6810-intègre 5 PHY SERDES haute vitesse et faible puissance, basés sur la technologie éprouvée SERDES de Marvell
• 88F6811/88F6821/88F6W21-intègre 4 PHY SERDES haute vitesse et faible consommation, basés sur la technologie éprouvée Marvell SERDES
• 88F6820/88F6828-intègre 6 PHYs SERDES haute vitesse à faible consommation, basés sur la technologie éprouvée de Marvell SERDES
• diverses options de multiplexage des interfaces PCIe, SATA 3.0, SGMII, QSGMII et USB 3.0
Contrôleurs USB
• ports USB 88F6810/88F6820/88F6828-3 configurables à partir des 4 contrôleurs USB suivants :
-- 2 ports USB 3.0/2.0 compatibles hôte avec PHY intégrés
-- 1 port compatible USB 3.0 avec PHYs intégrés
-- 1 port USB 2.0 compatible hôte ou périphérique avec PHY intégré
• ports USB 88F6811/88F6821-2 configurables à partir des 3 contrôleurs USB suivants :
-- 2 ports USB 3.0/2.0 compatibles hôte avec PHY intégrés
-- 88F6811/88F6821-1 Port compatible USB 3.0 avec PHY intégrés
• en tant qu'hôte :
-- compatible avec l'interface xHCI (extensible Host Controller interface)
-- prend en charge la connexion directe à tous les types de périphériques (SS, HS, FS, LS)
-- prend en charge jusqu'à 64/16 points d'extrémité indépendants (USB 3.0/USB 2.0, respectivement)
• comme dispositif :
-- se connecte à tous les types d'hôtes (SS, HS, FS) et concentrateurs
-- prend en charge jusqu'à 16/4 points d'extrémité indépendants (USB 3.0/USB 2.0, respectivement)
• supporte les transferts de données de contrôle, d'interruption, en masse et isochrone
• gestion de l'alimentation USB États :
-- U0 (actif), U1 (inactif), U2 (ralenti profond) et U3 (suspendu) pour USB 3.0
-- suspendre et reprendre pour USB 2.0
2 ports Marvell® 6 Gbit/s (Gen 3x) SATA 3.0
• 88F6810/88F6820-2 ports SATA 3.0 entièrement compatibles
• 88F6828-4 ports SATA 3.0 entièrement compatibles
• 88F6811/88F6821-2 ports SATA 3.0 entièrement compatibles
• 88F6W21-1 port SATA 3.0 entièrement compatible
• prend en charge des vitesses de communication de 6.0 Gbit/s, 3.0 Gbit/s et 1.5 Gbit/s.
• prend en charge Gen 1x, Gen 2x, Gen 3
• supporte les niveaux de signal de l'émetteur programmable
• prend en charge la file d'attente de commandement autochtone (NCQ) et l'AMC de première partie (FPDAM) avec jus qu'à 32 commandes en attente par port
• prend en charge les interfaces de programmation AHCI 1.0 et IDE
• supporte Port multiplier (PM)-effectue la commutation basée sur la SIF telle que définie dans le Définition PM du groupe de travail SATA
• Port Selector (PS)-émet la séquence hors bande basée sur le protocole (OOB) à sélectionnez le port hôte actif
• prend en charge SATA externe (eSATA)
• supporte les États de gestion de l'alimentation partielle et de sommeil
• coalescence d'interruption avancée
• diagnostic avancé du lecteur via la commande ATA SMART
2 moteurs cryptographiques
• la mise en œuvre du matériel sur les moteurs de chiffrement/déchiffrement et d'authentification pour stimuler Sécurité IP (IPsec) et cryptage/décryptage de fichiers
• DMA dédié pour alimenter le moteur matériel avec les données À partir de la mémoire SRAM interne ou de la mémoire DDR
• met en œuvre les algorithmes de chiffrement AES, DES et 3DES
• met en œuvre les algorithmes d'authentification SHA2, SHA1 et MD5
Moteurs 4 XOR DMA
• RAID5 P (PARITÉ XOR) générer et réparer jusqu'à 8 blocs source
• RAID6 P et Q générer et réparer jusqu'à 8 blocs source
• accélération de la copie de mémoire (DMA)
• calcul iSCSI CRC-32
• fonction d'initialisation de la mémoire
Contrôleur TDM
• prend en charge 2 canaux VoIP indépendants
• interface générique avec SLIC / SLAC / DAA standard / codecs
• compatible avec les formats standard de PCM autoroutes
• supporte divers débits d'horloge (256 kHz à 8.192 MHz, par incréments de 2)
Interfaces audio d'entrée/sortie I2S et de sortie S/PDIF
• taux d'échantillonnage de 44.1, 48 et 96 kHz
• conforme aux spécifications CEI 60958-1, 60958-3 et 61937
• supporte les formats I2S simples, justifiés à droite et justifiés à gauche
Contrôleur de bus de périphérique
• bus de données / adresse multiplexée 8/16 bits
• prend en charge différents types de périphériques de mémoire standard, tels QUE LES MÉMOIRES FLASH et ROM
• jusqu'à 5 choix de puces avec temporisation programmable
Contrôleur Flash NAND
• prise en charge native de la mémoire Flash NAND avec :
-- 8 Ko de taille de page
-- ECC 16 bits par page
• 4 choix de puces avec temporisation programmable et option externe contrôle de l'état d'attente
2 ports SPI
• interface SPI 1 bit à usage général
• le port SPI possède jusqu'à 4 sélections de puces
Interface hôte SD / SDIO / MMC / eMMC
• SDmem 1 bit / 4 bits, SDIO 3.0
• MMC 4.4 1 bit / 4 bits / 8 bits pour eMMC
• SDR-50: Jusqu'à 100 MHz
• HS-DDR : jusqu'à 50 MHz
• matériel générer/vérifier le CRC sur toutes les transactions de commande et de données sur le bus carte
2 interfaces UART
• 16750 compatible UART
• chaque port a :
-- 2 broches pour les opérations de transmission et de réception
-- 2 broches pour les fonctions de contrôle du modem
Gestion avancée de l'alimentation
• gestion de l'alimentation du processeur États :
-- ralenti profond (arrêt de l'UC)
-- inactif (synchronisation de l'horloge de l'UC)
-- accélérateur (CPU vitesse réduite)
-- exécution (CPU à pleine vitesse)
• Veille avec alarme horloge en temps réel (RTC) ou externe options de réveil
• Wake-on-LAN (WOL) avec réception de paquets sans perte
• mode d'auto-actualisation SDRAM et de mise hors tension
• synchronisation d'horloge sélectionnable de différentes interfaces
• fermeture des SERDES PCIe, SGMII, USB et SATA
• Ethernet à haut rendement énergétique (EEE)
• diverses options de réveil
2 interfaces I2C
• ports maître/esclave I2C à usage général
• prise en charge de l'initialisation série EEPROM
Horloge en temps réel
• réveil du système externe
• batterie de secours
BootROM intégré
• démarrage à partir de Flash (SPI, Parallel NOR, Parallel NAND, Serial NAND (SPI-NAND) et SDIO / MMC / eMMC)
• démarrez à partir de PCIe ou SATA
• débit de coffre sécurisé
2 contrôleur LDO (Low Drop Out) intégré
• contrôleur LDO intégré pour transistors PNP (positif-négatif-positif) externes
• tensions de sortie programmables de 1.8/2,5 V avec une résolution de 50 mV.
Broches multifonctions (MPP)
• broches MPP 88F6810/88F6820/88F6828-60 dédiées aux fonctions périphériques et à l'usage général E/S À USAGE SPÉCIFIQUE (GPIO)
• 88F6811/88F6W21/88F6821-48 broches MPP dédiées aux fonctions périphériques et à l'usage général E/S À USAGE SPÉCIFIQUE (GPIO)
• chaque broche est configurable indépendamment
• entrées GPIO configurables pour enregistrer les interruptions des périphériques externes et générer des interruptions masquables
• sorties GPIO configurables pour la commande PWM de LED ou fonctionnement du ventilateur
Génération d'horloge
• génération interne de l'horloge du processeur, de l'horloge centrale, de l'horloge SDRAM, de l'horloge RGMII/MII, de l'horloge SERDES, Horloge TDM, horloge audio et horloge de référence externe à partir d'une seule horloge de référence de 25 MHz
• soutient la génération interne de pointage du spectre de diffusion sur le Sous-système CPU et interface SDRAM
Interruptions
Contrôleur d'interruption générique (GIC) compatible ARM, version 1
Capteur thermique
Capteur thermique sur matrice avec interruption de surchauffe
Minuteries/compteurs et minuteries de surveillance
Compteurs/timers 64/32 bits programmables intégrés et timers de surveillance
Package
Boîtier 88F6810/88F6820/88F6828-TFBGA 17x17 mm, pas de bille de 0.8 mm
Boîtier 14x14 mm 88F6811/88F6821/88F6W21-TFBGA, pas de bille de 0.65 mm
Marvell Technology, Inc. Est une société américaine, dont le siège social est situé à Santa Clara, en Californie, qui développe et produit des semi-conducteurs et des technologies connexes. Fondée en 1995, la société comptait plus de 6,000 employés en 2021, avec plus de 10,000 brevets dans le monde entier et un chiffre d'affaires annuel de 4.5 milliards de dollars pour 2021.
